دوره‌ کنونی

(برای اولین بار در ایران)

آموزش روند طراحی و پیاده‌سازی سیستمهای دیجیتال با کمک ابزار جدید Xilinx Vivado
این دوره برای اولین بار در ایران ارائه می شود که در آن تمامی مراحل طراحی و پیاده سازی سیستمهای دیجیتال مبتنی بر Vivado Design Suite بصورت عملی و تئوری آموزش داده می شود.

هدف: Vivado یکی از ابزارهای قدرتمند در زمینه‌ی طراحی و پیاده‌سازی مدارهای دیجیتال بر بستر FPGA های سری هفتم شرکت Xilinx می‌باشد. این ابزار نسخه‌ی جایگزین ابزار ISE برای نسل‌های جدید تراشه‌های FPGA این شرکت است و روند کامل طراحی و پیاده‌سازی مدارهای دیجیتال از ابتدا تا انتها در آن فراهم شده است. قابلیت‌های هوشمندانه و تسهیل کننده که در این ابزار گنجانیده شده اند، در بسیاری از موارد طراح را به استفاده از آن ترغیب می‌کند. لازم به ذکر است که ابزار Vivado همانند ابزار PlanAhead و ISE، با تمامی نرم‌افزارهای جانبی شرکت Xilinx به صورت یک مجموعه هماهنگ است. به‌گونه‌ای که از محیط این ابزار به تمامی ابزارهای کمکی طراحی و پیاده‌سازی این شرکت، می‌توان دسترسی پیدا کرد. در این کارگاه سعی بر آن داریم تا تمامی قابلیت‌های ابزار Vivado و نحوه کار کردن با آن را از ابتدا تا انتهای روال طراحی مدارهای دیجیتال، شرح دهیم. این کارگاه علاوه بر مباحث تئوری، شامل جلسات آزمایشگاه نیز می‌باشد. همچنین در این کارگاه مباحث مربوط به ابزارهای FPGA Editor و SmartXplorer هم آموزش داده می‌شود.

ثبت نام اینترنتی در دوره دانلود بروشور

در پایان این دوره آموزشی، گواهینامه معتبری از طرف دانشگاه صنعتی شریف به شرکت‌کنندگان اعطا می‌گردد.

کارگاه آموزشی شماره چهار (Vivado Design Suite)

زمان

17 - 15.5

15 - 13.5

12.5 - 11

10.5 - 9

روز اول

Behavioral Simulation

  • Simulation Libraries
  • Experiment with Simulation Sets
  • Behavioral Sim. Settings

LAB 1. Design Creation and Synthesis in Vivado Tool

RTL Analysis in Vivado

  • Design Elaboration
  • Schematic an Netlist View
  • Hierarchy View

Synthesis in Vivado Tool

  • Detailed Syn. Flow in Vivado
  • Experiment with Synthesis Runs
  • Design Goals and Strategies
  • Synthesis Options in Vivado

Entering Constraint in Vivado

  • Constraint Types
  • Constraints Entry Methods/Tools

Using Core Gen. in Vivado

  • CORE Generator Tool
  • Intellectual Property (IP) Cores
  • CORE Generator Design Flows

Introduction

  • About This Workshop
  • Vivado Design Flow

Design Creation in Vivado

  • Project Managing in Vivado
  • Different types of Projects
  • Different Source Files
  • Project Settings

روز دوم

iMPACT Tool

  • Programming File Generation
  • SPI/BPI PROM Files Gen.
  • Different Device Configuration
  • Hardware Platform

SmartXplorer

  • SmartXplorer Design Flow
  • Timing Closure in SmartXplorer
  • Creating Custom Strategies

Floorplanning in Vivado

  • Floorplanning Flow in Vivado
  • Floorplanning Techniques
  • Working with Physical Blocks
  • Placement Constraints

Timing Simulation

  • Experiment with Simulation Sets
  • Timing Simulation Settings

I/O Pin Planning in Vivado

  • Methods for I/O Port Placement
  • Create I/O Port Interface
  • DRC for I/O Ports
  • Device/Package View

Design Imp. in Vivado Tool

  • Experiment with Imp. Runs
  • Incremental Implementation
  • Implementation Options

LAB 2. Behavioral Simulation in Vivado Tool

روز سوم

LAB 6. Timing Closure with SmartXplorer

LAB 5. FPGA Configuration using iMPACT Tool

LAB 4. Timing Simulation in Vivado Tool

LAB 3. P in Planning, Floorplanning, and Implementation in Vivado Tool

پیش نیازهای این دوره: مدار منطقی، آشنایی مقدماتی با زبان توصیف سخت افزار (Verilog)



• زمان ارائه کارگاه، 19، 20 و 21 تیر ماه 1395 و طبق جدول برنامه عملیاتی ارائه شده می باشد.

• به شرکت کنندگان در این دوره یک بسته آموزشی شامل سی دی نرم افزار مورد نیاز، اسلاید های لازم و کتابچه کامل مطالب عملی و آزمایشگاه های ارائه شده در این دوره تقدیم می شود.

• ثبت نام از روز 18 خرداد 1395 ساعت 10 صبح تا تکمیل ظرفیت ادامه دارد.

• ظرفیت این دوره 36 نفر می باشد و قابل افزایش نمی باشد. هر 36 نفر در یک کلاس تئوری در تاریخ 19 و 20 تیرماه شرکت خواهند کرد اما روز بخش عملی 18 نفر دوم، متعاقبا اعلام می‌شود.

• اولویت ثبت نام در این دوره:
--- با دانشجویان دانشگاه صنعتی شریف می باشد.
--- با دانشجویان تحصیلات تکمیلی و سپس مقطع کارشناسی می باشد.
--- اولویت ثبت نام بر مبنای ترتیب زمان ثبت نام متقاضی در وب سایت می باشد.

• هزینه این دوره 4،600،000 ریال است که شامل دوره تئوری و عملی، بسته آموزشی و پذیرایی و نهار می باشد.

• دانشجویان دانشگاه صنعتی شریف می‌توانند با استفاده از کوپن تخفیف sharif در زمان ثبت نام، از ۲۵ درصد تخفیف برخوردار شوند. لازم به ذکر است که پیش از شروع اولین جلسه از دوره، کارت‌های دانشجویی این عزیزان بررسی خواهد شد.

• به افرادی که امتحان دوره را با موفقیت بگذرانند، گواهینامه فارسی و انگلیسی معتبر از سوی دانشگاه صنعتی شریف اعطا خواهد شد.

• این دوره به شرط به‌ حد نصاب رسیدن تشکیل خواهد شد و در صورتی که تعداد اعضای ثبت‌نامی کمتر از حد نصاب باشد، دوره تشکیل نشده و هزینه پرداخت‌شده توسط ثبت‌نام‌کنندگان، عینا بازگردانده خواهد شد.


انواع دوره‌ها

دوره شماره یک: پیاده‌سازی موثر سیستمهای دیجیتال مبتنی بر FPGA های Xilinx بصورت تئوری و عملی (سطح: متوسط)
هدف از برگزاری این دوره، بالا بردن سطح توانایی‌های علمی و عملی دانشجویان ومهندسین علاقمند به طراحی و پیاده‌سازی سیستم‌های دیجیتال می‌باشد. پس از گذراندن این دوره ها نکات عملی و کاربردی موثر در جهت رسیدن به یک طرح نهایی بهینه شده را فرا خواهید گرفت. علاوه بر این جزییات بهینه کردن پیاده سازی با در نظر گرفتن نحوه اعمال محدودیت های طبیعی یک طرح مانند سرعت، مساحت و توان مصرفی مبتنی بر FPGA های روز دنیا آموزش داده خواهد شد.

دانلود بروشور

در پایان این دوره آموزشی، گواهینامه معتبری از طرف دانشگاه صنعتی شریف به شرکت‌کنندگان اعطا می‌گردد.

کارگاه آموزشی شماره یک (سطح: متوسط)

زمان

17 - 15.5

15 - 13.5

12.5 - 11

10.5 - 9

روز اول

Simulation

  • Simulation Libraries
  • Behavioral Simulation
  • Post-Synthesis Simulation

LAB2: Behavioral Simulation with ModelSim/ISim

Synthesize

  • XST Detailed Design Flow
  • Design Goals and Strategies
  • RTL &Technology Viewers

LAB1: Getting Started with Xilinx ISE Design Suite

Design Creation

  • Design Entry Overview
  • Types of Source Files
  • Create, Add, and Edit a Source File
  • Project Settings
  • Design Panel and Design Views

Introduction

  • About This Workshop
  • ISE Software Overview
  • FPGA Design Flow

روز دوم

Constraints Entry (Cont.)

  • Constraints Entry Tools

Constraints Entry

  • Types of Constraint
  • Constraints Entry Methods

CORE Generator (Cont.)

  • CORE Generator Design Flows
  • CORE Generator Tool Files

CORE Generator

  • CORE Generator Tool
  • Intellectual Property (IP) Cores

روز سوم

LAB5: Design Implementation

LAB6: Post-implementation Simulations

Implementation

  • Translate
  • Map
  • Place & Route

LAB4: Entering Constraint

LAB3: Getting Started with Xilinx CORE Generator

روز چهارم

Final Exam

LAB7: FPGA Configuration Using iMPACT

Device Configuration/Programming

  • Boundary Scan (JTAG)
  • PROM and System ACE Files
  • Program/Erase a PROM/FLASH

Device Configuration/Programming

  • Programming File Generation
  • iMPACT Tool
  • Hardware Platform

پیش نیازهای این دوره: مدار منطقی، آشنایی مقدماتی با زبان توصیف سخت افزار (Verilog)

دوره شماره دو: پیاده‌سازی موثر سیستمهای دیجیتال مبتنی بر FPGA های Xilinx بصورت تئوری و عملی (سطح: پیشرفته)
هدف از برگزاری این دوره، بالا بردن سطح توانایی‌های علمی و عملی دانشجویان ومهندسین علاقمند به طراحی و پیاده‌سازی سیستم‌های دیجیتال می‌باشد. پس از گذراندن این دوره ها نکات عملی و کاربردی موثر در جهت رسیدن به یک طرح نهایی بهینه شده را فرا خواهید گرفت. علاوه بر این جزییات بهینه کردن پیاده سازی با در نظر گرفتن نحوه اعمال محدودیت های طبیعی یک طرح مانند سرعت، مساحت و توان مصرفی مبتنی بر FPGA های روز دنیا آموزش داده خواهد شد.

دانلود بروشور

در پایان این دوره آموزشی، گواهینامه معتبری از طرف دانشگاه صنعتی شریف به شرکت‌کنندگان اعطا می‌گردد.

کارگاه آموزشی شماره دو (سطح پیشرفته)

زمان

17 - 15.5

15 - 13.5

12.5 - 11

10.5 - 9

روز اول

PowerAnalysis

  • XPower Estimator (XPE)
  • XPower Analyzer Tool (XPA)

LAB 1. Timing Analysis using Timing Analyzer Tool

Timing Analysis

  • Timing Analysis Tool
  • Post-Map Static Timing
  • Post-Par Static Timing

Introduction

  • About This Workshop
  • Summary of Workshop No.1

روز دوم

LAB 3. Implementation Results Improvement

Improve Implementation Result

  • Optimizing Timing Performance
  • Reducing Area Utilization
  • Reducing Power Consumption
  • Reducing Runtime
  • LAB 2. Power Analysis using XPower Analyzer Tool

PowerAnalysis (Cont.)

  • XPower Analyzerr Design Flow
  • Power Analyzer using XPA
  • Power Reduction Techniques

روز سوم

PlanAhead Tool

  • Timing Analysis
  • Power Analysis
  • Design Debugging

LAB 4. Design Debugging with ChipScope Pro Tool

LAB 5. FPGA in the Loop

Design Debugging (Cont.)

  • Debugging Platform
  • ChipScope Pro Design Flow

FPGA in the loop

  • FIL Design Flow

Design Debugging

  • ChipScope Pro Tool
  • ChipScope Pro Cores
  • Using Core Generator with ChipScope Pro Tool

پیش نیازهای این دوره: گذراندن کارگاه آموزشی شماره یک

تذکر: بازه زمانی 15-17، 15 روز سوم برای کسانی که در کارگاه سوم شرکت کرده‌اند مفیدتر خواهد بود.

دوره شماره سه: پیاده‌سازی موثر سیستمهای دیجیتال مبتنی بر FPGA های Xilinx بصورت تئوری و عملی بر اساس PlanAhead Tool
هدف: PlanAhead یکی از ابزارهای قدرتمند در زمینه ی طراحی و پیاده سازی مدارهای دیجیتال بر بستر FPGA های Xilinx می باشد. بدین صورت که روال طراحی و پیاده سازی یک مدار دیجیتال، از ابتدا تا انتها می تواند در این ابزار انجام شود. PlanAhead تمامی قابلیت های موجود در ابزار ISE را دارا می باشد. علاوه بر آن، قابلیت های بسیار مهمی در این ابزار گنجانیده شده، که در بسیاری از موارد طراح را مجاب می کند که از بستر این ابزار برای طراحی و پیاده سازی استفاده کند. لازم به ذکر است که ابزار PlanAhead همانند ابزار ISE، با تمامی نرم افزارهای جانبی Xilinx به صورت تجمیع شده می باشد. بدین معنی که طراح از داخل ابزار PlanAhead به تمامی عملیات مورد نیاز طراحی و پیاده سازی، دسترسی خواهد داشت. به طور مثال عملیات تخمین توان توسط ابزار XPA، تحلیل زمانی طرح توسط Timing Analyzer، عیب یابی توسط ابزار Chipscope Pro و ... از درون بستر PlanAhead قابل اجرا می باشند. در این کارگاه تمامی قابلیت های ابزار PlanAhead و نحوه کار کردن با آن از ابتدا تا انتهای روال طراحی مدارات دیجیتال، شرح داده می شود. این کارگاه علاوه بر مباحث تئوری، شامل 7 آزمایشگاه می باشد. همچنین در این کارگاه مباحث مربوط به ابزارهای FPGA Editor و SmartXplorer هم آموزش داده می شوند.

دانلود بروشور

در پایان این دوره آموزشی، گواهینامه معتبری از طرف دانشگاه صنعتی شریف به شرکت‌کنندگان اعطا می‌گردد.

کارگاه آموزشی شماره سه (PlanAhead Tool)

زمان

17 - 15.5

15 - 13.5

12.5 - 11

10.5 - 9

روز اول

LAB 1. Design Creation and Synthesis in PlanAhead Tool

RTL Analysis in PlanAhead

  • Design Elaboration
  • Schematic an Netlist View
  • Hierarchy View

Synthesis in PlanAhead Tool

  • Detailed Syn. Flow in PlanAhead
  • Experiment with Synthesis Runs
  • Design Goals and Strategies
  • Synthesis Options in PlanAhead

Entering Constraint in Vivado

  • Constraint Types
  • Constraints Entry Methods/Tools

Using Core Gen. in PlanAhead

  • CORE Generator Tool
  • Intellectual Property (IP) Cores
  • CORE Generator Design Flows

Introduction

  • About This Workshop
  • PlanAhead Design Flow

Design Creation in PlanAhead

  • Project Managing in PlanAhead
  • Different types of Projects
  • Different Source Files
  • Project Settings

روز دوم

LAB 3. P in Planning, Floorplanning, and Implementation in PlanAhead Tool

Floorplanning

  • Floorplanning Flow
  • Floorplanning Techniques
  • Working with Physical Blocks
  • Placement Constraints

I/O Pin Planning in PlanAhead Tool

  • Methods for I/O Port Placement
  • Create I/O Port Interface
  • DRC for I/O Ports
  • Device/Package View

Design Imp. in PlanAhead Tool

  • Experiment with Imp. Runs
  • Incremental Implementation
  • Implementation Options

Behavioral Simulation

  • Simulation Libraries
  • Experiment with Simulation Sets
  • Behavioral Sim. Settings

LAB 2. Behavioral Simulation in PlanAhead Tool

روز سوم

More Analysis in PlanAhead Tool

  • Timing Analysis
  • Power Analysis
  • Design Debugging

LAB 6. Timing Closure with SmartXplorer

FPGA Editor

  • Design Flow in FPGA Editor Tool
  • Project Creation in FPGA Editor
  • Place & Rout in FPGA Editor
  • FPGA Editor I/O Files

SmartXplorer

  • SmartXplorer Design Flow
  • Timing Closure with SmartXplorer

iMPACT Tool

  • Programming File Generation
  • SPI/BPI PROM Files Gen.
  • Different Device Configuration
  • Hardware Platform

LAB 5. FPGA Configuration using iMPACT Tool

Timing Simulation

  • Experiment with Simulation Sets
  • Timing Simulation Settings

LAB 4. Timing Simulation in PlanAhead Tool

پیش نیازهای این دوره: مدار منطقی، آشنایی مقدماتی با زبان توصیف سخت افزار (Verilog)

تذکر: بازه زمانی 15-17، 15 روز سوم برای کسانی که در کارگاه دوم شرکت کرده‌اند مفیدتر خواهد بود.

دوره شماره چهار: آموزش روند طراحی و پیاده‌سازی سیستمهای دیجیتال با کمک ابزار جدید Xilinx Vivado
هدف: Vivado یکی از ابزارهای قدرتمند در زمینه‌ی طراحی و پیاده‌سازی مدارهای دیجیتال بر بستر FPGA های سری هفتم شرکت Xilinx می‌باشد. این ابزار نسخه‌ی جایگزین ابزار ISE برای نسل‌های جدید تراشه‌های FPGA این شرکت است و روند کامل طراحی و پیاده‌سازی مدارهای دیجیتال از ابتدا تا انتها در آن فراهم شده است. قابلیت‌های هوشمندانه و تسهیل کننده که در این ابزار گنجانیده شده اند، در بسیاری از موارد طراح را به استفاده از آن ترغیب می‌کند. لازم به ذکر است که ابزار Vivado همانند ابزار PlanAhead و ISE، با تمامی نرم‌افزارهای جانبی شرکت Xilinx به صورت یک مجموعه هماهنگ است. به‌گونه‌ای که از محیط این ابزار به تمامی ابزارهای کمکی طراحی و پیاده‌سازی این شرکت، می‌توان دسترسی پیدا کرد. در این کارگاه سعی بر آن داریم تا تمامی قابلیت‌های ابزار Vivado و نحوه کار کردن با آن را از ابتدا تا انتهای روال طراحی مدارهای دیجیتال، شرح دهیم. این کارگاه علاوه بر مباحث تئوری، شامل جلسات آزمایشگاه نیز می‌باشد. همچنین در این کارگاه مباحث مربوط به ابزارهای FPGA Editor و SmartXplorer هم آموزش داده می‌شود.

ثبت نام در دوره دانلود بروشور

در پایان این دوره آموزشی، گواهینامه معتبری از طرف دانشگاه صنعتی شریف به شرکت‌کنندگان اعطا می‌گردد.

کارگاه آموزشی شماره چهار (Vivado Design Suite)

زمان

17 - 15.5

15 - 13.5

12.5 - 11

10.5 - 9

روز اول

Behavioral Simulation

  • Simulation Libraries
  • Experiment with Simulation Sets
  • Behavioral Sim. Settings

LAB 1. Design Creation and Synthesis in Vivado Tool

RTL Analysis in Vivado

  • Design Elaboration
  • Schematic an Netlist View
  • Hierarchy View

Synthesis in Vivado Tool

  • Detailed Syn. Flow in Vivado
  • Experiment with Synthesis Runs
  • Design Goals and Strategies
  • Synthesis Options in Vivado

Entering Constraint in Vivado

  • Constraint Types
  • Constraints Entry Methods/Tools

Using Core Gen. in Vivado

  • CORE Generator Tool
  • Intellectual Property (IP) Cores
  • CORE Generator Design Flows

Introduction

  • About This Workshop
  • Vivado Design Flow

Design Creation in Vivado

  • Project Managing in Vivado
  • Different types of Projects
  • Different Source Files
  • Project Settings

روز دوم

iMPACT Tool

  • Programming File Generation
  • SPI/BPI PROM Files Gen.
  • Different Device Configuration
  • Hardware Platform

SmartXplorer

  • SmartXplorer Design Flow
  • Timing Closure in SmartXplorer
  • Creating Custom Strategies

Floorplanning in Vivado

  • Floorplanning Flow in Vivado
  • Floorplanning Techniques
  • Working with Physical Blocks
  • Placement Constraints

Timing Simulation

  • Experiment with Simulation Sets
  • Timing Simulation Settings

I/O Pin Planning in Vivado

  • Methods for I/O Port Placement
  • Create I/O Port Interface
  • DRC for I/O Ports
  • Device/Package View

Design Imp. in Vivado Tool

  • Experiment with Imp. Runs
  • Incremental Implementation
  • Implementation Options

LAB 2. Behavioral Simulation in Vivado Tool

روز سوم

LAB 6. Timing Closure with SmartXplorer

LAB 5. FPGA Configuration using iMPACT Tool

LAB 4. Timing Simulation in Vivado Tool

LAB 3. P in Planning, Floorplanning, and Implementation in Vivado Tool

پیش نیازهای این دوره: مدار منطقی، آشنایی مقدماتی با زبان توصیف سخت افزار (Verilog)



• زمان ارائه کارگاه، 19، 20 و 21 تیر ماه 1395 و طبق جدول برنامه عملیاتی ارائه شده می باشد.

• به شرکت کنندگان در این دوره یک بسته آموزشی شامل سی دی نرم افزار مورد نیاز، اسلاید های لازم و کتابچه کامل مطالب عملی و آزمایشگاه های ارائه شده در این دوره تقدیم می شود.

• ثبت نام از روز 18 خرداد 1395 ساعت 10 صبح تا تکمیل ظرفیت ادامه دارد.

• ظرفیت این دوره 36 نفر می باشد و قابل افزایش نمی باشد. هر 36 نفر در یک کلاس تئوری در تاریخ 19 و 20 تیرماه شرکت خواهند کرد اما روز بخش عملی 18 نفر دوم، متعاقبا اعلام می‌شود.

• اولویت ثبت نام در این دوره:
--- با دانشجویان دانشگاه صنعتی شریف می باشد.
--- با دانشجویان تحصیلات تکمیلی و سپس مقطع کارشناسی می باشد.
--- اولویت ثبت نام بر مبنای ترتیب زمان ثبت نام متقاضی در وب سایت می باشد.

• هزینه این دوره 4،600،000 ریال است که شامل دوره تئوری و عملی، بسته آموزشی و پذیرایی و نهار می باشد.

• به افرادی که امتحان دوره را با موفقیت بگذرانند، گواهینامه فارسی و انگلیسی معتبر از سوی دانشگاه صنعتی شریف اعطا خواهد شد.


دوره‌های برگزار شده پیشین

دوره شماره یک: کارگاه پیاده‌سازی موثر سیستمهای دیجیتال مبتنی بر FPGA های Xilinx سطح متوسطه (6/93)
هدف از برگزاری دوره شماره یک، بالا بردن سطح توانایی‌های علمی و عملی دانشجویان ومهندسین علاقمند به طراحی و پیاده‌سازی سیستم‌های دیجیتال می‌باشد. پس از گذراندن این دوره ها نکات عملی و کاربردی موثر در جهت رسیدن به یک طرح نهایی بهینه شده را فرا خواهید گرفت. علاوه بر این جزییات بهینه کردن پیاده سازی با در نظر گرفتن نحوه اعمال محدودیت های طبیعی یک طرح مانند سرعت، مساحت و توان مصرفی مبتنی بر FPGA های روز دنیا آموزش داده خواهد شد.

دانلود بروشور
دوره شماره دو: کارگاه پیاده‌سازی موثر سیستمهای دیجیتال مبتنی بر FPGA های Xilinx سطح پیشرفته (7/93)
هدف از برگزاری دوره شماره دو، بالا بردن سطح توانایی‌های علمی و عملی دانشجویان ومهندسین علاقمند به طراحی و پیاده‌سازی سیستم‌های دیجیتال می‌باشد. پس از گذراندن این دوره ها نکات عملی و کاربردی موثر در جهت رسیدن به یک طرح نهایی بهینه شده را فرا خواهید گرفت. علاوه بر این جزییات بهینه کردن پیاده سازی با در نظر گرفتن نحوه اعمال محدودیت های طبیعی یک طرح مانند سرعت، مساحت و توان مصرفی مبتنی بر FPGA های روز دنیا آموزش داده خواهد شد.

دانلود بروشور
دوره شماره یک: کارگاه پیاده‌سازی موثر سیستمهای دیجیتال مبتنی بر FPGA های Xilinx سطح متوسطه (8/93)
هدف از برگزاری دوره شماره یک، بالا بردن سطح توانایی‌های علمی و عملی دانشجویان ومهندسین علاقمند به طراحی و پیاده‌سازی سیستم‌های دیجیتال می‌باشد. پس از گذراندن این دوره ها نکات عملی و کاربردی موثر در جهت رسیدن به یک طرح نهایی بهینه شده را فرا خواهید گرفت. علاوه بر این جزییات بهینه کردن پیاده سازی با در نظر گرفتن نحوه اعمال محدودیت های طبیعی یک طرح مانند سرعت، مساحت و توان مصرفی مبتنی بر FPGA های روز دنیا آموزش داده خواهد شد.

دانلود بروشور
دوره شماره دو:کارگاه پیاده‌سازی موثر سیستمهای دیجیتال مبتنی بر FPGA های Xilinx سطح پیشرفته (8/93)
هدف از برگزاری دوره شماره دو، بالا بردن سطح توانایی‌های علمی و عملی دانشجویان ومهندسین علاقمند به طراحی و پیاده‌سازی سیستم‌های دیجیتال می‌باشد. پس از گذراندن این دوره ها نکات عملی و کاربردی موثر در جهت رسیدن به یک طرح نهایی بهینه شده را فرا خواهید گرفت. علاوه بر این جزییات بهینه کردن پیاده سازی با در نظر گرفتن نحوه اعمال محدودیت های طبیعی یک طرح مانند سرعت، مساحت و توان مصرفی مبتنی بر FPGA های روز دنیا آموزش داده خواهد شد.

دانلود بروشور
دوره شماره یک: کارگاه پیاده‌سازی موثر سیستمهای دیجیتال مبتنی بر FPGA های Xilinx سطح متوسطه (11/93)
هدف از برگزاری دوره شماره یک و دو، بالا بردن سطح توانایی‌های علمی و عملی دانشجویان ومهندسین علاقمند به طراحی و پیاده‌سازی سیستم‌های دیجیتال می‌باشد. پس از گذراندن این دوره ها نکات عملی و کاربردی موثر در جهت رسیدن به یک طرح نهایی بهینه شده را فرا خواهید گرفت. علاوه بر این جزییات بهینه کردن پیاده سازی با در نظر گرفتن نحوه اعمال محدودیت های طبیعی یک طرح مانند سرعت، مساحت و توان مصرفی مبتنی بر FPGA های روز دنیا آموزش داده خواهد شد.

دانلود بروشور
دوره شماره دو:کارگاه پیاده‌سازی موثر سیستمهای دیجیتال مبتنی بر FPGA های Xilinx سطح متوسطه (12/93)
هدف از برگزاری دوره شماره یک و دو، بالا بردن سطح توانایی‌های علمی و عملی دانشجویان ومهندسین علاقمند به طراحی و پیاده‌سازی سیستم‌های دیجیتال می‌باشد. پس از گذراندن این دوره ها نکات عملی و کاربردی موثر در جهت رسیدن به یک طرح نهایی بهینه شده را فرا خواهید گرفت. علاوه بر این جزییات بهینه کردن پیاده سازی با در نظر گرفتن نحوه اعمال محدودیت های طبیعی یک طرح مانند سرعت، مساحت و توان مصرفی مبتنی بر FPGA های روز دنیا آموزش داده خواهد شد.

دانلود بروشور
دوره شماره سه: پیاده‌سازی موثر سیستمهای دیجیتال مبتنی بر FPGA های Xilinx بصورت تئوری و عملی بر اساس PlanAhead Tool در تاریخ (6/94)
هدف: PlanAhead یکی از ابزارهای قدرتمند در زمینه ی طراحی و پیاده سازی مدارهای دیجیتال بر بستر FPGA های Xilinx می باشد. بدین صورت که روال طراحی و پیاده سازی یک مدار دیجیتال، از ابتدا تا انتها می تواند در این ابزار انجام شود. PlanAhead تمامی قابلیت های موجود در ابزار ISE را دارا می باشد. علاوه بر آن، قابلیت های بسیار مهمی در این ابزار گنجانیده شده، که در بسیاری از موارد طراح را مجاب می کند که از بستر این ابزار برای طراحی و پیاده سازی استفاده کند. لازم به ذکر است که ابزار PlanAhead همانند ابزار ISE، با تمامی نرم افزارهای جانبی Xilinx به صورت تجمیع شده می باشد. بدین معنی که طراح از داخل ابزار PlanAhead به تمامی عملیات مورد نیاز طراحی و پیاده سازی، دسترسی خواهد داشت. به طور مثال عملیات تخمین توان توسط ابزار XPA، تحلیل زمانی طرح توسط Timing Analyzer، عیب یابی توسط ابزار Chipscope Pro و ... از درون بستر PlanAhead قابل اجرا می باشند. در این کارگاه تمامی قابلیت های ابزار PlanAhead و نحوه کار کردن با آن از ابتدا تا انتهای روال طراحی مدارات دیجیتال، شرح داده می شود. این کارگاه علاوه بر مباحث تئوری، شامل 7 آزمایشگاه می باشد. همچنین در این کارگاه مباحث مربوط به ابزارهای FPGA Editor و SmartXplorer هم آموزش داده می شوند.

دانلود بروشور

نمونه گواهینامه


 

نمونه گواهینامه‌های اعطا شده به شرکت کنندگان توسط این دفتر

 

دفتر طراحی و توسعه سیستم های دیجیتال اجرا کننده تمامی دوره‌ها است.*


 

درباره دفتر طراحی و توسعه سیستم های دیجیتال

این دفتر تا کنون مجری ۱۳ دوره از کنفرانس‌های مختلف بوده که تمامی دوره‌ها در دانشگاه صنعتی شریف برگزار شده است.

 

مدیر دفتر


آقایدکتر شعبانی


شماره تماس 02166164366





مسئول پشتیبانی


آقایحلاجیان


شماره تماس 02166166215


با ما تماس بگیرید

نام شما (الزامی)

ایمیل شما (الزامی)

موضوع

پیام شما